關于自動化畢業論文開題報告范本
基于FPGA的數字電壓計的設計
1 課題設計的目的和意義
傳統的數字電壓計設計通常以大規模ASIC(專用集成電路)為核心器件，并輔以少量中規模集成電路及顯示器件構成。ASIC完成從模擬量的輸入到數字量的輸出，是數字電壓表的心臟。這種電壓計的設計簡單、精確度高，但是這種設計方法由于采用了ASIC器件使得它欠缺靈活性，其系統功能固定，難以更新擴展。后來發展起來的用微處理器(單片機)控制通用A/D轉換器件的數字電壓計的設計的靈活性明顯提高，系統功能的擴展變得簡單，但是由于微處理器的引腳數量有限，其控制轉換速度和靈活性還是不能滿足日益發展的電子工業的需求。而應用EDA(電子設計自動化)技術及FPGA(現場可編程門陣列)，其集成度高、速度快、性能十分可靠、用戶可自由編程且編程語言通俗易懂、系統功能擴展非常方便。采用FPGA芯片控制通用A/D轉換器可使速度、靈活性大大優于由微處理器和通用A/D轉換器構成的數字電壓計。
數字電壓計的高速發展，使它已成為實現測量自動化、提高工作效率不可缺少的儀表，數字化是當前計量儀器發展的主要方向之一，數字電壓計已經進入了精密標準測量領域。這個課題的目的和意義在于使自己掌握對數字電壓表的理解，自己動手設計數字電壓計并進行系統仿真。
現代電子設計技術的核心為EDA技術。EDA技術就是依靠功能強大的計算機，在EDA工具軟件平臺上，對以硬件描述語言VHDL為系統邏輯描述手段完成的設計文件，自動的完成邏輯編譯，邏輯化簡，邏輯分割，邏輯綜合，結構綜合，以及邏輯優化和仿真測試，直至顯示既定的電子線路系統功能。
2 課題設計的主要內容
2.1 數字電壓計
采用EDA(電子設計自動化)技術和FPGA(現場可編程門陣列)芯片設計數字電壓計。整個設計采用VHDL語言，由ADC0809轉換控制模塊、數據轉換模塊、譯碼模塊和顯示模塊組成。并在MAX+PLUS Ⅱ下進行軟件編程實現正確的工作時序后，將編譯結果下載到FPGA芯片上生成SoC(片上系統)。
2.2 FPGA
現場可編程門陣列FPGA是一種新型的高密度PLD，采用CMOS-SRAM工藝制作。FPGA的結構一般分為三部分：可編程邏輯塊，可編程I/O模塊和可編程內部連線。配置數據可以存儲在計算機上，設計人員可以控制加載過程，在現場修改器件的邏輯功能，即所謂現場可編程。
2.3 ADC0809轉換器
ADC0809是采樣分辨率為8位的、以逐次逼近原理進行模數轉換的器件。其內部有一個8通道多路開關，它可以根據地址碼鎖存譯碼后的信號，只選通8路模擬輸入信號中的'一個進行A/D轉換。
2.4 VHDL語言程序
VHDL主要用于描述數字系統的結構，行為，功能和接口。VHDL的程序結構特點是將一項工程設計，或稱設計實體(可以是一個元件，一個電路模塊或一個系統)分成外部(或稱可視部分)和內部(或稱不可視部分)，即涉及實體的內部功能和算法完成部分。
狀態機是一類很重要的時序電路，是許多數字電路的核心部件。除了輸入信號、輸出信號外，狀態機還包括一組寄存器，它用于記憶狀態機的內部狀態。狀態機寄存器的下一個狀態及輸出，不僅同輸入信號有關，而且還于寄存器當前狀態有關。
3 設計方案
3.1 硬件設計部分
3.1.1 硬件電路設計
硬件電路包括模數轉換電路，控制電路和顯示電路。
3.1.2 FPGA功能模塊設計
(1)A/D轉換的控制模塊設計
采用Altera公司EP1K30TC144-3 FPGA芯片作為系統的核心器件，負責ADC0809的A/D轉換的啟動、地址鎖存、輸入通道選擇、數據讀取。主要采用VHDL的多進程狀態機完成。
(2)數據轉換模塊設計
本設計采用5 V參考電壓，測量范圍為0～5 V，由于轉換器為8位，則電壓的最小分辨率為0.02V，通過編寫查表程序，對電壓進行BCD編碼，將8位二進制數轉換為BCD碼。
(3) 顯示模塊設計
本模塊的任務是把數據處理模塊處理得到的BCD碼轉換成能被顯示器識別的字型編碼。8位二進制數轉換成BCD碼后為12位，因此需3個七段顯示器顯示結果。為了節省資源，采用掃描方式控制顯示器的顯示，掃描時鐘由CLK提供，其頻率應大于100 Hz，否則會有閃爍現象。
3.2 軟件測試部分
選EP1K30TC144-3為目標器件并進行引腳鎖定后，將程序下載到目標配置器件。先對ADC0809進行初始化，改變其模擬通道輸入電壓。采樣電路對電壓進行采樣后，FPGA控制ADC0809對信號進行模數轉化，然后將二進制數轉換為BCD碼，最后通過譯碼程序將結果顯示在七段顯示器上。在實驗過程中，需要反復的調試每個模塊的功能，使的整個系統完成正確的測量和顯示電壓功能。
4 實施計劃
(1)1-4周 查閱資料，撰寫開題報告，翻譯外文資料。
(2)4周 開題報告答辯。
(3)5-10周 進行畢業設計的理論研究、方案設計、軟硬件設計、工藝設計、實驗測試等。
(4)11周 中期檢查
(5)11-13周 撰寫畢業設計論文并完成初槁
(6)14-15周 指導教師檢查、批改論文;學生修改論文，定稿。
(7)15周 畢業設計答辯資格審查。
(8)16周 畢業設計答辯。
5 主要參考文獻
[1] 謝淑如.Protel PCB 99 SE電路板設計.北京：清華大學出版社，2001.
[2] 褚振勇.FPGA設計及應用.西安：西安電子科技大學出版社，2003.
[3] 陳耀和.VHDL語言設計技術.北京：電子工業出版社，2004.
[4] 康華光.電子技術基礎(模擬部分).北京：高等教育出版社，2001.
[5] G.. Desquilbet, C. Foucher, and P. Fauquembergue, Statistical Analysis of Voltage Dips, Amsterdam, The Netherlands, PQA-94.
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